| ◆とりあえず帰還しました… |
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というか、言ってなかったかな…
09/03～05は中間報告合宿に行ってまして…
ようは卒業研究の進み具合を報告する合宿ですね…
しかし、論文チェックで「結果付けようぜ？」みたいな提案先生があの段階でしてくるとはなぁ…
09/01だったか、その前日だったか…日曜だから08/31か…
で、09/01に、フリーのRSA回路配ってる海外の研究機関みたいなとこにアクセスして、自分の研究者としての情報入れて、大学のメールで登録して…
それが通ったのが次の日の09/02で、その日に回路のRTL落として、テストしようとしけど、エラーエラーエラー…
落とせればなんとかなるかと思ってたが予想外…
09/02に合宿の準備する予定だったから、昼間行った時に荷物持ってかなかったんだよなぁ…
で、夜帰って、荷物まとめて、飯食って、それから研究室戻って…
んで、徹夜、と。
しかも…
それでも結果出ないんだもんな… orz
原因は、博士課程の先輩曰く、「ライブラリーの差」。
大学では基本的にVerilog-HDLって言語でRTL打ってまして。
落とした回路がVHDLなんだよね…
一応テストソフトで、VHDLも読めるんだけど、ネットリスト起こすときに、VHDL→Verilogじゃ微妙に変な回路が吐かれる⇒エラー。
かといいVHDL→VHDLじゃライブラリーが存在しない、と…
この回路、微妙に規模でかくて複雑なんで、厳しいんですよね…エラーだろうが処理開始から終了まで各過程で30分くらいかかって…
結局１回やるのに数時間…
その結果がエラー、かつ寝てないから09/02は死にそうでしたよ…
で、結果出すのが無理と先輩にコトバ貰ったらもうそれからは結果なしの方向でまとめるわけですが、結果出す方向で直して、結果貼るだけ！みたいにしてたからこの直しが厄介で…
…結局、論文とスライド上がったの当日の6：00とかだったもんな…
論文はともかく、スライドの出来も微妙なんだよね…
いざは発表ってときに誤植に気付いたり…
誤植くらいなら兎も角、ワンクッションなかったり…
…まぁ、結果が出なかったことについては先生と行きのバス内で話して、納得してたし…
ワンクッション分話してなんとかしたし…
いつも文字多くてわかりにくい言われてたを、アニメと図ばっかにしたから評価プラマイ０みたいだったけど…
今後研究としてはアレですね、例の回路をVerilogに直す…手で。
元々似た言語だから、VHDLからVerilogにしたりするフリーソフトもあったりするんだけど、さすがにエラー起こすんだよね…ソフトの壁にぶちあたって。
…そりゃ、そんな簡単に置き換えられる言語ならどっちかが消えてるわなぁ…
言語として両方今日まで存在してるにはそれなりの理由があるわけで…
Verilogにしたら、ネットリストに変換して、２つの手法でテストして、結果を比べて解析…
その後、自分で組んだ回路で同じ工程を踏む、と…
結構なんとかなりそうな…そうでもないような…
学術講演会の関係で10月末には完全に上げないといけないのが絶妙にキツい…
Verilogに直したのも、どっかおかしくてエラー起こったらやりなおし、で…
コレがさらっと通ればいいんですがね…
自分で組む方は、ベースになるソースあれば…なんとかなりそうだし、自分で組むから理解もあるし…
まぁ、研究はそんなで。
合宿そのものは、まぁ、楽しかった、かな…
先輩後輩と話したり、マリカーやったりとか。
…旅館のひとの言動が微妙だったけど。
客商売としてアレはないわ…なんか備品足りなくてフロント行ったりしたし…大丈夫かよ、あそこ…
中間報告やった会議室も、前半分のコンセント死んでて、机移動して後ろの使ったくらいだったしなぁ…
あれはひどい…スライドやるの分かってるんだからどうにかできた気がするんだが…
PS.
珍しく、飲み会で結構酒飲んだなぁ、今回…
なんか色々大変だったからか…
というか、初日、朝4：00まで先輩たちとマリカーやってたりしたんだよな…
何時間連続起動してたんだか…自分…
そして、3時間後に起きて野球とか。ｗｗ
それでも、てきとーに休んだりしないで、フルで出て、かつふつーにハッスルして打ったりしてますからね。
５打席１安打だけどさ。ｗ
３ストライクはないけど、フライとかゴロでアウトじゃなぁ…
まぁ、１度ホームに戻ってこれたし…
居たチーム勝てたからいいか…
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09/06（土）23:58 | コメント(0) | 雑記 | 管理
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