| ◆Ver氏の現状 |
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【研究】
10/06に研究の途中経過発表がある。
それまでに、ほどほどのところまでまとめねばならない。
というか、10/06にスライド発表なので、スライド作ったりすること考えると、09月末までにはまとめたい。
回路２つのうち、１つはVHDL→Verilog化に成功。
その回路の等価性も検証済み。
もう１つの回路はメインなのだが、stringやらattributeがどうやら変換援助ソフトの対応外らしく、超絶苦戦中。
もしかしたらVHDL参考に、自分でverilog打って、等価性見た方が早いかもしんない。
ただ、それだとVHDLの（少ないともこの回路で使ってるものへは）完全理解をせねばならない。
死ねる。
ちなみに、Verilogに出来たところで、研究のスタート地点からやっと一歩踏み出せた程度といったところだったりする。
そこから、ネットリストにしたり、なんだりして、テストして、提案手法当てて、結果解析まで。あと10日で。
まぁ、回路が上がれば…ソフトかけるだけだろうし…スムーズに行くかとは思うけど…
…エラーとか、ハプニングなければ、ね…
あー…情報屋の経験上、ハプニング起こらない自信が…まぁ、ここでのハプニングなら遅延理由になりそうな気もするし、先輩にいくらでも助けもとめられそうだけど…
報告会の後、学術講演会だかに向け、論文やらまとめねばならないので、これを越えても厳しいのがなんともいえない…ウゥ…
それ終わったら次が卒論と卒業発表スライド作成、12月に学術講演会での発表会…そして、卒業発表…
クリアまでは余裕無いなぁ…
【輪講】
よりによって、こちらも発表が10/06。
頑張れば研究よりはスムーズに行くので、早急に英論文を貰いたいところ。
というわけで、金曜日に、先生に会って、「論文ください」言って、「送る」と返事されたが、現状まだ来ない…コナイ…論文KONEEEEE!!
そんなに私を苦しめたいか。
まぁ、輪講はコレ終われば大学卒業するまで自分の番はなかったりする。大学でラストのだったり。
【ろっくちゃん】
実装度が上がってきた。
というか、渡してた画像のザコ敵全部実装してるよ、ヴ氏…
画像準備での時間消費としては、ボスと、変換後でも置きかえれそうなザコ以外はMD版、つまりメガワールドから画像拾ってるだけなので、実は時間食ってない作業だったりも。
問題は打たねばならない者たち。
で、現状ジョーとぼんばー以外、ボンバーステージのは実装済み、と。
画像送らねばまずい感じだが、まだ実装してないものがあるだけ若干の余裕が。
残機概念とか、シャッターとか、アイテムとか。
でも、用意しとくにこしたことはないので、気分転換にちまちま打ってるらしい…
【原稿】
そんちょ、すまない、とてもじゃないが…厳しい…
中盤ネタがあることにはあるが、話の初め部に悩む。
そんな状態なので、コマ割りすら…
というか、全体的に慣れてなさを実感する…
もう…なんかダメだ…
出来る限り粘ろうかとは思いますが…うーん…
イラストの場合って、どうすりゃいいんだろ…（逃げ気味）
せめてもう１つの回路出来て等価だと通せれば…研究の方はスムーズには…
でも、授業再開したから、基本水曜日は研究室使えなそうだし、今週火曜は休みだしなぁ…
休みの日に翻訳作業できれば一番いいから早く英論文欲しい…マジで。
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09/21（日）23:55 | トラックバック(0) | コメント(0) | 雑記 | 管理
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