| ◆09/22の拍手返し |
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月曜大学行って、メイン回路のVerilog化をしました。
手作業で。
等価性が怪しいことこの上ないので、等価系の研究してるVanに、等価性の検証してもらおうとしたんですが、なんかどうも、だめっぽい。
等価不等価以前にエラーが。
原因は２つの回路のうち、サブの方の情報も引っ張ってきてる部分があるかららしく…
サブの方は等価だと分かったんだが…
かといい検証ツールは１入力っぽい、と。
で、先生に訊きにいったら、そういう場合はよくわからんので、ツール作ったひと（？）に訊く、ってこととなり、自分の回路と元の回路全部添付と状況を先生にメールして、先生が問い合わせることに。
で、ついでに、輪講の英論文の件も訊いたんですが、何か完全に忘れていたらしく。
まだどの論文にするかも決めていないとかで、「分かった、今週中には送る」言ってましたが…
で、まぁ、やることいっぱいなはずなのに、研究室関係で今出来ることはなかったりします。
英論文にしろ、研究にしろ先生からのメール待ち。
連絡待ち。
余裕あるようでないという現実…
うーむ、なんだこれ。
とりあえず、描くもの描くかな…
とか言ってるとすぐに来そうな気もする。
あ、拍手返しますー。
＞イラストでも良いですよ！好きに描いてってください！ とく
やるのイラスト？への拍手。
「イラストでも可」ってあったので「そっちに流れるか？」と思ったけれども、何をどうしたら？って感じだったのですが、何だか同じような感じでいいぽい…？
に、しても、こっちはこっちでどんなん描くかからなんだよなぁ…
まぁ、漫画よりは…考える時間も何か発生したし…
PS.
これで回路が等価じゃなかったら、ほんとにヤバイよなぁ…
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09/23（火）23:56 | トラックバック(0) | コメント(0) | 拍手返し | 管理
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